You are here: PSPad forum > České diskuzní fórum > Re: Zvýraznění PSL ve VHDL a Verilog

Re: Zvýraznění PSL ve VHDL a Verilog

#1 Zvýraznění PSL ve VHDL a Verilog

Posted by: poupa | Date: 2013-04-23 12:33 | IP: IP Logged

Přeji dobrý den,
líbilo by se mi kdyby PSPad uměl funcionalitu zapnutí zvýraznění syntaxe do následujícího konce řádky na základě nalezení definovatelného řetěze (v tomto konkrétním případě řetězec PSL). k čemu by to bylo dobré?

V jazycích VHDL a Verilog lze využívat jazyk PSL (Property Specification Language), který má syntaxi jako VHDL resp. Verilog (podle toho kde se použije), ale zapisuje se ve formě komentáře.

Příklad kódu PSL ve VHDL:
-- PSL default clock is rising_edge(clk);
-- PSL sequence request is {not (req or ack); req};
-- PSL sequence start_s is {req[*]; req AND ack};
-- PSL sequence middle_s is {(req AND ack)[*]};
-- PSL sequence end_s is {(not req)[*]; (not req) and (not ack)};

-- PSL property check_handshake is
-- always ({request} |=> {start_s; middle_s; end_s});
-- PSL assert check_handshake;

-- PSL property illegal_ack is
-- never {(not req) and (not ack); not req and ack};
-- PSL assert illegal_ack;

Jde mi o to, aby se při nalezení řetězce PSL v komentáři zvýraznil řádek jako u normálního kódu. Např. -- PSL by bylo ještě označeno jako komentář (nebo ještě lépe separátní volitelnou barvou) a vše za tímto řetězcem by již bylo zvýrazňováno jako u normálního kódu. Ve Verilogu by to fungovalo úplně stejně s tím rozdílem, že komentář ve Verilogu je //.

Zdraví Martin Poupa

Edited 1 time(s). Last edit at 2013-04-23 12:35 by poupa.

Options: Reply | Quote | Up ^


#2 Re: Zvýraznění PSL ve VHDL a Verilog

Posted by: pspad | Date: 2013-04-23 18:49 | IP: IP Logged

Podivam se na to. Realizovatelne by to byt melo

Options: Reply | Quote | Up ^


#3 Re: Zvýraznění PSL ve VHDL a Verilog

Posted by: poupa | Date: 2013-04-25 09:00 | IP: IP Logged

Diky za rychlou reakci.

Ten kousek kodu co jsem uvedl, kdyz ted na nej zpetne koukam, by nebyly metodou kterou jsem popsal vysvycene nektere radky, ale stejny PSL kod lze napsat i nasledovne, a to by se vysvecovalo vse jak ma:

-- PSL default clock is rising_edge(clk);

-- PSL sequence request is {not (req or ack); req};
-- PSL sequence start_s is {req[*]; req AND ack};
-- PSL sequence middle_s is {(req AND ack)[*]};
-- PSL sequence end_s is {(not req)[*]; (not req) and (not ack)};
-- PSL check_handshake : assert always ({request} |=> {start_s; middle_s; end_s});

-- PSL illegal_ack : assert never {not req and not ack; not req and ack};

Zdravi Martin Poupa

Options: Reply | Quote | Up ^


#4 Re: Zvýraznění PSL ve VHDL a Verilog

Posted by: pspad | Date: 2013-05-09 14:32 | IP: IP Logged

V dalsim buildu bude podpora pro PSL doplnena.
Doporucuji pridat klicova slova PSL jazyka (jako sequence, default, clock) do Keywords3 a Keywords4 VHDL zvyraznovace.

Options: Reply | Quote | Up ^






Editor PSPad - freeware editor, © 2001 - 2021 Jan Fiala, Hosted by Webhosting TOJEONO.CZ, design by WebDesign PAY & SOFT, code Petr Dvořák, Privacy policy and GDPR